硬體與零組件

跨越製程障礙與更多晶片研究,Intel 於 ISSCC 發表研究成果

by Tony.Chiu2015/02/25

持續將 Moore’s Law 推向全新的 10nm 領域的場合。

對於半導體產學界來說,由 IEEE 協會所主辦的國際固態電路研討會(International Solid-State Circuits Conference, ISSCC)向來是領域中最重要的研討會之一,向來都可以看見最尖端的開發成果,而業界不少廠商也會在研討會上發表其研究成果,身為業界龍頭的 Intel 也不意外,在會議前公開了一部分的成果內容。

目前公開的內容包含了 14nm 製程在在高頻電路、儲存記憶體下的應用、22nm Tri-Gate 在自適應監控、電源控制的設計成果,以及未來跨越到 10nm 以下製程、系統設計的研究。

Moore’s Law 向來是目前發展下想努力達成的趨勢之一。目前的 14nm 的趨勢來看,大致上還是遵守著這樣的發展,甚至由 22nm 過渡到 14nm 的統計來看,甚至還稍微超過 Moore’s Law 預測。不過,隨著製程微縮帶來物理上的限制,未來進入到 10nm 以下能否持續維持這樣的趨勢便沒人說得準,這也是各大廠商積極的設定目標之一。

Slide 5 - Moores Law

目前的 14nm 產品因為開發問題會有些推出,Intel 則是對此做出解釋。

在 14nm 下光罩的設計複雜性,以及需要更多測試來確保品質等因素都是目前延遲的主因,在 10nm 這樣的狀況會加甚,因為 10nm 可能會需要更多道的光罩、更多的測試。只是 Intel 認為從 14nm 開發過程中已經吸取足夠經驗,未來在轉換到 10nm 的過程中,類似的問題將有望縮短或是消除,同時 Intel 也透漏了 10nm 的試產線目前進度比預想的快了 50%。所以即便多增加的光罩成本是無法避免,但透過製程的的優化還是能使得在電晶體成本上還是大致上能符合 Moore’s Law 的預測。而被視為微縮救星的 EUV 微影製程,Intel 提到,若非達到了非 EUV 不可的程度之前,暫時還不會採用,畢竟目前的開發進度還是落後 Intel 的需求,反倒是 TSMC 可能會比較早看見 EUV lithography 的採用。

Slide 6 - Process Innovation

未來在 sub-10nm 以下將會使用的,除了工法上的創新,也需要材料的進步,目前也已經對 III-V 族化合物等新材料進行積極的試驗。同時也帶來系統設計上的新手法來強化製造密度與成本,因此 2.5D 的中介層、或是 3D 的堆疊也都會視需要考慮的製造工法,在降低功耗或是限縮面積都有著相當的未來性;intel 也正在考慮在同一片晶片中使用不同的製程在加以 2.5D、3D 的手法來堆疊。種種開發都還是為了能夠跟上 Moore’s Law 的預測。

Slide 7 - Scaling

目前 14nm 是 Intel 最重要的製程之一,Intel 也在本次研討會中公開了 14nm 用於高頻通訊等用途,尤其是收發器的應用之上。Intel 展示了以 14nm Tri-Gate 打造的高速收發器晶片,其使用了 NRZ(不歸零編碼 ,non-return-to-zero line code)、PAM4(Pulse-Amplitude Modulation with 4 levels)等編碼方式,來實現 16-40Gbps 的信號傳輸,die 面積僅 0.03mm2。另外也利用了 14nm Tri-gate 打造目前公耗最低的 10Gbps 序列傳輸晶片,功耗值僅約 59mW。

Slide 9 - Dual Mode Transmitter

Slide 10 - Serial Link

更重要的,應該是 Intel 展示了使用 14nm FinFET 打造了 SRAM,cell 大小來到目前世界最小的 0.05um2 ,比 22nm 的產品更有效的降低了操作電壓以及工作頻率,目前 paper 的設計是 0.6V,1.5GHz,而 Intel 稱可以來到 3GHz 並沒有太大問題。對於未來 embeded 的應用將會非常合適。

Slide 11 - SRAM

當然,Intel 也還沒完全停止在 22nm 部分的發展,開發更多新功能的設計,在 ISSCC 2015 中,將展出以 22nm 打造的自適應系統設計樣品。其中一種主要的目標是針對 CPU 內暫存器堆(register files)的資料維持,用來防範外在因素如溫度、或老化造成的資料損失,這個自適應彈性骨牌邏輯暫存器堆將能夠偵測錯誤,並且調整內部內部行為來進行補償。比較類似的行為會出現在當 SSD 的快閃記憶體老化以後,控制器會提升操作電壓來防止錯誤的產生。

Slide 13 - Adaptive Domino

另外的樣品則是用於穩壓模組應用,Intel 展示了可以用於 EU 圖形單元內的的穩壓設計,用來應付高速的電壓變化。這個設計結合了低壓降穩壓 LDO,以及切換電容式電源轉換電路(Switched Capacitor Voltage Regulator, SCVR),來針對 EU 內的低電壓待機,或是操作時的較高電壓穩壓,利用的電流注入的方法來處理負載改變的時的 VDroop,將能夠用來降低功耗。

Slide 14 - Autonomous DVFS Graphics

在 ISSCC 總是能看到很多有意思的新設計,Intel 也會將這些研究成果在發表同時公開在 ISSCC 網站之上,隨後的 IDF 也可能會有更進一步的披露。也許從資料中我們將可以看到更多先進的半導體設計。最終將進入到你我的生活當中。

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Tony.Chiu
具有多年電腦核心零組件測試經驗,負責零組件 REVIEW 與相關新聞編採。